Implementación del algoritmo Threefish-256 en hardware reconfigurable

Autores/as

  • Nathaly Nieto-Ramírez Ing. Electrónica, Investigador Grupo de Arquitecturas Digitales y Microelectrónica Universidad del Valle Cali,
  • Rubén Darío Nieto-Londoño Ph.D. Investigador Grupo Arquitecturas Digitales y Microelectrónica Universidad del Valle Cali,

DOI:

https://doi.org/10.15332/iteckne.v11i2.725

Palabras clave:

Criptografía, diseño síncrono, FPGA, Threefish, VHDL

Resumen

En este artículo se presenta la descripción y los resultados de la implementación en hardware del algoritmo criptográfico Threefish en su proceso de cifrado. La implementación se realizó usando la arquitectura de ronda iterativa sobre la Field Programmable Gate Array (FPGA) Virtex-5 presente en el sistema de desarrollo XUPV5-LX110T. Los resultados posteriores al place and route muestran que el diseño Threefish-256 de ronda iterativa tiene un throughput de 551Mbps.

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Publicado

2014-12-31

Cómo citar

Nieto-Ramírez, N., & Nieto-Londoño, R. D. (2014). Implementación del algoritmo Threefish-256 en hardware reconfigurable. ITECKNE, 11(2), 149–156. https://doi.org/10.15332/iteckne.v11i2.725

Número

Vol. 11 Núm. 2 (2014)

Sección

Artículos de Investigación e Innovación

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